组合逻辑1.敏感变量的描述完备性Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在always
(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透明锁存器。这是因为该信号的变化不会立刻引起所赋值的变化，而必须等到敏感电平列表中的某一个信号变化时，它的作用才表现出来，即相当于存在一个透明锁存器，把该信号的变化暂存起来，待敏感电平列表中的某一个信号变化时再起作用，纯组合逻辑电路不可能作到这一点。综合器会发出警告。Example1:inputa,b,c;rege,d;always(aorborc)begine=dab;/*d没有在敏感电平列表中,d变化时e不会立刻变化,直到a,b,c中某一个变化*/d=ec;endExample2:inputa,b,c;rege,d;always
(aorborcord)begine=dab;/*d在敏感电平列表中,d变化时e立刻变化*/d=ec;end2.条件的描述完备性如果if语句和case语句的条件描述不完备，也会造成不必要的锁存器。Example1:if(a==1b1)q=1b1;//如果a==1b0,q=?q将保持原值不变，生成锁存器！Example2:if(a==1b1)q=1b1;elseq=1b0;//q有明确的值。不会生成锁存器！Example3:reg[1:0]a,q;....case(a)2b00:q=2b00;2b01:q=2b11;//如果a==2b10或a==2b11,q=?q将保持原值不变，锁存器！endcaseExample4:reg[1:0]a,q;....case(a)2b00:q=2b00;2b01:q=2b11;default:q=2b00;//q有明确的值。不会生成锁存器！endcaseVerilog中端口的描述1.端口的位宽最好定义在I/O说明中,不要放在数据类型定义中；Example1:moduletest(addr,read,write,datain,dataout)input[7:0]datain;input[15:0]addr;inputread,write;output[7:0]dataout;//要这样定义端口的位宽！wireaddr,read,write,datain;regdataout;Example2:moduletest(addr,read,write,datain,dataout)inputdatain,addr,read,write;outputdataout;wire[15:0]addr;wire[7:0]datain;wireread,write;reg[7:0]dataout;//不要这样定义端口的位宽！！2.端口的I/O与数据类型的关系：端口的I/O端口的数据类型module内部module外部inputwirewire或regoutputwire或regwireinoutwirewire3.assign语句的左端变量必须是wire；直接用=给变量赋值时左端变量必须是reg！Example:assigna=b;//a必须被定义为wire！！********begina=b;//a必须被定义为reg！endVHDL中STD_LOGIC_VECTOR和INTEGER的区别例如A是INTEGER型，范围从0到；B是STD_LOGIC_VECTOR，定义为8位。A累加到时，再加1就一直保持不变，不会自动反转到0，除非令其为0；而B累加到时，再加1就会自动反转到0。所以在使用时要特别注意！1.无置位/清零的时序逻辑always
(posedgeCLK)beginQ=D;end2.有异步置位/清零的时序逻辑异步置位/清零是与时钟无关的，当异步置位/清零信号到来时，触发器的输出立即被置为1或0，不需要等到时钟沿到来才置位/清零。所以，必须要把置位/清零信号列入always块的事件控制表达式。always(posedgeCLKornegedgeRESET)beginif(!RESET)Q=0;elseQ=D;end3.同步置位/清零的时序逻辑同步置位/清零是指只有在时钟的有效跳变时刻置位/清零，才能使触发器的输出分别转换为1或0。所以，不要把置位/清零信号列入always块的事件控制表达式。但是必须在always块中首先检查置位/清零信号的电平。always(posedgeCLK)beginif(!RESET)Q=0;elseQ=D;end结构规范性在整个芯片设计项目中，行为设计和结构设计的编码是最重要的一个步骤。它对逻辑综合和布线结果、时序测定、校验能力、测试能力甚至产品支持都有重要的影响。考虑到仿真器和真实的逻辑电路之间的差异，为了有效的进行仿真测试：1.避免使用内部生成的时钟内部生成的时钟称为门生时钟（gatedclock）。如果外部输入时钟和门生时钟同时驱动，则不可避免的两者的步调不一致，造成逻辑混乱。而且，门生时钟将会增加测试的难度和时间。2.绝对避免使用内部生成的异步置位/清零信号内部生成的置位/清零信号会引起测试问题。使某些输出信号被置位或清零，无法正常测试。3.避免使用锁存器锁存器可能引起测试问题。对于测试向量自动生成（ATPG），为了使扫描进行，锁存器需要置为透明模式（transparentmode），反过来，测试锁存器需要构造特定的向量，这可非同一般。4.时序过程要有明确的复位值使触发器带有复位端，在制造测试、ATPG以及模拟初始化时，可以对整个电路进行快速复位。5.避免模块内的三态/双向内部三态信号在制造测试和逻辑综合过程中难于处理.
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